并串转换模块的作用与CameraLink图像专用并转串芯片DS90CR287相同, 28位图像数据分成4组, 每组进行7∶ 1的并串转换, 由于Spraten6系列I/O上的OSERDES最高只支持4∶ 1的转换, 所以将两个OSERDES串联起来, 分成主从模块, 如图2所示, 得到7∶ 1的转换。同样, 像素时钟需要按照CameraLink时钟格式1111000进行7∶ 1的并串转换, 最终得到4组LVDS图像信号与一组LVDS时钟信号连接至CameraLink接口输出, 可以实现在FPGA上对CameraLink图像的并串转换, 通过FPGA直接发送LVDS图像数据, 以及最高像素时钟为154 MHz的并串CameraLink图像转换。Xilinx公司的Spartan6系列XC6LX100T-3FGG676内部锁相环PLL, 用于生成各模块使用的时钟信号, BUFPLL根据PLL的时钟和串并转化的比例, 生成高速串行时钟IOCLK供ISERDES和OSERDES原语使用^[9], 根据文献[10]和实验调试结果证明, PLL的最高输出频率为1080 MHz, 所以提供给BUFPLL的高速时钟IOCLK为1080 MHz, CameraLink图像串并转换需要1∶ 7, 故内部的并行慢时钟最高为154.3 MHz, 本文选择验证最高能实现的像素时钟为154 MHz。

图2

Fig.2

	Figure Option ViewDownloadNew Window
	图2 FPGA内部7∶ 1并串转换模块Fig.2 Internal FPGA 7∶ 1 parallel-serial converter module

相对于并串转换模块, 基于FPGA开发的串并转换模块难点在于输入的信号需要进行适当延迟, 保证数据能被ISERDES模块正确采样。如图3所示^[12], 使用IODELAY原语和相位检测模块, 其中相位检测模块由状态机构成, 使采样时从模块输入延迟能有效控制主输入延迟, 避免数据丢失。其作用与CameraLink图像专用串转并芯片DS90CR288A相同, 4组LVDS图像信号与1组LVDS时钟信号, 通过Spartan6系列的I/O模块上的两个串联的ISERDES进行1∶ 7的转换, 最终得到28位并行图像数据与像素时钟信号。可以在FPGA上实现对CameraLink图像的串并转换并且直接通过FPGA以LVDS接收图像数据, 同样最高能实现像素时钟为154 MHz的串并CameraLink图像转换。

图3

Fig.3

	Figure Option ViewDownloadNew Window
	图3 FPGA内部1∶ 7串并转换模块Fig.3 Internal FPGA 1∶ 7 serial-parallel converter module

本文基于FPGA设计的串转并模块和并转串模块, 针对CameraLink图像格式可实现154 MHz的最高工作频率, 传输数据率可达4.31 Gbit/s(有效数据率3.70 Gbit/s), 突破了转换芯片的速率瓶颈, 5路LVDS直接与FPGA互连, 大大节省了布局布线和电路体积, 节约了成本。

如图4所示, 根据CameraLink图像数据格式, 图像发生模块预设的程序自发生成两路完全相同的28位CameraLink图像数据和1位像素时钟信号用于发送BASE模式的图像。

图4

Fig.4

	Figure Option ViewDownloadNew Window
	图4 CameraLink图像发生板Fig.4 CameraLink image generating board

图像发生板上的基于FPGA开发的图像自发生模块由图像自发生模块和并串转换模块组成。图像自发生模块的作用是FPGA自发产生像素时钟可调的10 bit格式图像, 并在图像数据中加入专用同步码, 为后文实验准确测量传输误码使用, 如图5所示, 左侧为等间距黑白条纹, 右侧有斜条纹, 上下有距离依次增大的5个灰度段, 作为图像发生源, 可以通过观察图像来判断横向、纵向上是否失真。

图5

Fig.5

	Figure Option ViewDownloadNew Window
	图5 源图像Fig.5 Source image

本实验一路通过CameraLink图像专用并转串芯片DS90CR287发送80 MHz像素时钟的图像; 另一路直接通过本文基于FPGA开发的CameraLink并串转换模块, LVDS直接输出像素时钟依次为80、90、154 MHz的图像。通过Modelsim仿真80 MHz像素时钟的图像得到的时序图如图6所示。

图6

Fig.6

	Figure Option ViewDownloadNew Window
	图6 Modelsim仿真时序图Fig.6 Modelsim simulation timing diagram

如图7所示, 数据传送模块分两路接收图像数据, 一路通过CameraLink图像专用串转并芯片DS90CR288A接收像素时钟依次为80、90 MHz的图像, 另一路通过本文基于FPGA开发的CameraLink串并转换模块接收像素时钟依次为80、90、154 MHz的图像, 输出端由FPGA直接发送其中像素时钟为90、154 MHz的图像, 在FPGA内经过二分频处理再发送。

图7

Fig.7

	Figure Option ViewDownloadNew Window
	图7 CameraLink图像传输板Fig.7 CameraLink image transmission board

提出了一种同步自发生模块与Chipscope检测功能相结合的方法, 能准确测量本文设计的串并转换模块的数据传输误码。

片上调试工具Chipscope检测功能是Xilinx的ISE开发套件中自带的软件工具, 可以实时、准确地观察FPGA片内的各信号波形, 在本次实验中用于检验对比FPGA接收到的图像数据与同步自发产生的图像数据, 如果出现不同会报错计数。在本文设计的同步图像数据发生模块ISE内添加一个模块, 作用是根据接收到的图像数据信号中的专用同步码, 产生与原始图像完全相同的图像数据, 并且在信号序列上实现同步, 再与接收到的图像数据信号进行对比, 如果信号不一致, 会产生报错计数, 使用Chipscope检测工具观察FPGA内部接收到的信号和报错信号。

实验示意图如图8所示。因为目前绝大多数PC端的图像采集卡最高只能接收85 MHz像素时钟的CameraLink图像, 本文实验所使用的图像采集卡是Matrox的Solios, 采集卡上使用DS90CR288A接收图像, 最高能采集85 MHz像素时钟的图像, 所以先设计图像的像素时钟为80、90MHz, 通过DS90CR287芯片发送的信号经SDR26接口通过CameraLink传输线连接到PC端的图像采集卡, 观察的图像如图9所示。本文实验所用的CameraLink传输线长均为6 m。

图8

Fig.8

	Figure Option ViewDownloadNew Window
	图8 实验示意图Fig.8 Schematic diagram of this experiment

图9

Fig.9

	Figure Option ViewDownloadNew Window
	图9 经DS90CR287输出80、90 MHz图像Fig.9 DS90CR287output 80 and 90 MHz image

Matrox的Solios采集卡采集到的80 MHz像素时钟的原始图像无失真, 图像正确, 90 MHz像素时钟的图像因为通过DS90CR287发送数据并且采集卡上用DS90CR288A, 导致图像失真。实验现象为后文作对比。

如图8所示, 图像发生模块的条纹图像另一路通过本文设计的基于FPGA的LVDS输出模块经SDR26接口连接到同一个PC端的采集卡, 分别输出像素时钟为80、90 MHz的相同图像, 如图10所示。

图10

Fig.10

	Figure Option ViewDownloadNew Window
	图10 FPGA并串转换模块输出80、90MHz图像Fig.10 FPGA output 80 and 90 MHz image with parallel-serial converter module

图11

Fig.11

	Figure Option ViewDownloadNew Window
	图11 本实验示意图Fig.11 Schematic diagram of this experiment

观察可发现, 两种输出方式得到的图像结果没有差异, 本文基于FPGA设计的LVDS发送图像与通过CameraLink图像专用并转串芯片DS90CR287发送的图像在80 MHz下作用相同, 90 MHz下通过Matrox的Solios采集卡采集到的图像都出现了失真。

如图11所示, 图像发生模块的条纹图像另一路通过本文设计的基于FPGA的LVDS输出模块经SDR接口连接至图像传输模块的DS90CR288A芯片, 图像传输模块的输出端通过本文设计的基于FPGA的LVDS输出模块经SDR26接口连接到PC端的采集卡, 分别输出像素时钟为80、90 MHz的相同图像, 如图12所示。再将90 MHz图像在传输板上的FPGA上进行二分频处理, 排除因图像采集卡上DS90CR288A而无法进行正常接收图像的因素, 观察到的图像如图13所示。

图12

Fig.12

	Figure Option ViewDownloadNew Window
	图12 经DS90CR288A传输板输出80、90 MHz图像Fig.12 Image transmission board output 80 and 90 MHz image with DS90CR288A

图13

Fig.13

	Figure Option ViewDownloadNew Window
	图13 经DS90CR288A传输板并二分频输出90 MHz图像Fig.13 Image transmission board output 90 MHz image with DS90CR288A after two sub-sampling

在80 MHz下经FPGA直接输出的CameraLink图像经过DS90CR288A接收, 图像没有任何失真。因为传输板和采集卡使用DS90CR288A, 芯片的限制导致图像在90 MHz下因超出工作频率而出现失真。

图14为本文设计的图像通过Modelsim仿真得到的部分波形, 图15为通过调试工具Chipscope得到80 MHz图像实验中, 在传输板上截取FPGA内部相应波形。对比可以发现, 片上调试工具Chipscope可以实时、准确地观察FPGA片内的各信号波形。

本文的传输模块板的FPGA中设计有同步图像数据发生模块和Chipscope检测功能, 同步图像数据发生模块会产生与原始图像完全相同的图像数据, 并且在信号序列上实现同步, 再与接收到的图像数据信号进行对比, 如果信号不一致, 会产生报错计数, 使用Chipscope检测工具, 观察FPGA内部接收到的信号和报错信号。

通过DS90CR288A接收到的80 MHz的图像数据与串并转换得到的图像数据完全相同, 并且持续半小时没有报错计数, 说明没有误码, 如图16所示。在90 MHz时, 因为传输板上使用S90CR288A芯片, 无法正确接收90 MHz的图像数据信号, FPGA接收到的图像数据与同步发生的数据不符, Chipscope中一直在计数报错, 如图17所示。90 MHz的图像在S90CR288A接收后因为超出工作频率已经使接收的信号出现错误, 经过二分频处理并不改变错误的产生, 如图18所示。

图14

Fig.14

	Figure Option ViewDownloadNew Window
	图14 截取的Modelsim仿真时序图Fig.14 Interception of Modelsim simulation timing diagram

图15

Fig.15

	Figure Option ViewDownloadNew Window
	图15 截取的Chipscope时序图Fig.15 Interception of Chipscope timing diagram

图16

Fig.16

	Figure Option ViewDownloadNew Window
	图16 80 MHz图像与报错计数的Chipscope时序图Fig.16 Chipscope timing diagram of 80 MHz image and error count

图17

Fig.17

	Figure Option ViewDownloadNew Window
	图17 90 MHz图像的Chipscope时序图Fig.17 Chipscope timing diagram of 90 MHz image and error count

图18

Fig.18

	Figure Option ViewDownloadNew Window
	图18 二分频的90 MHz图像的Chipscope时序图Fig.18 Chipscope timing diagram of 90 MHz image and error count after two sub-sampling

如图19所示, 再将图像发生模块的条纹图像通过本文设计的基于FPGA的LVDS输出模块经SDR接口连接至图像传输模块串并转换模块, 图像传输模块的输出端通过本文设计的基于FPGA的LVDS输出模块经SDR接口连接到PC端的采集卡, 分别输出像素时钟为80、90、154 MHz的相同图像, 先观察80、90 MHz的图像, 如图20所示。

图19

Fig.19

	Figure Option ViewDownloadNew Window
	图19 实验示意图Fig.19 Schematic diagram of this experiment

再将90、154 MHz的图像在传输板上的FPGA上进行二分频处理, 因为把图像发生模块的像素时钟提升到154 MHz时无法使用DS90CR287、DS90CR288A和图像采集卡进行正常的发送与接收。观察到的图像如图21所示, 图像比例、条纹间距是原来的一半, 图像没有任何失真。

图20

Fig.20

	Figure Option ViewDownloadNew Window
	图20 经传输板FPGA接收并输出80、90 MHz图像Fig.20 Image transmission board input and output 80 and 90 MHz image with FPGA

图21

Fig.21

	Figure Option ViewDownloadNew Window
	图21 经传输板FPGA接收并二分频输出90、154 MHz图像Fig.21 Image transmission board input and output 90 and 154 MHz image with FPGA after two sub-sampling

如图22所示, 通过Chipscope检测工具观察传输板FPGA上像素时钟分别为80、90和154 MHz的图像的输出信号可以发现, 图像通过自发生模块直接LVDS输出, LVDS直接接收, 图像数据原始数据完全相同, 持续半小时均没有任何报错。

CameraLink接口模式及带宽与本文方法比较如表1所示。

表1

Table 1

表1(Table 1)

表1 CameraLink接口模式及带宽 Table 1 Modes vs bandwidth of CameraLink interface 模式 Base Medium Full 数据宽度/bit 24 48 64 287/288最高数据速率 /(Gbit· s-1) 2.04 4.08 5.44 本文最高数据速率 /(Gbit· s-1) 3.70 7.40 9.86

表1 CameraLink接口模式及带宽 Table 1 Modes vs bandwidth of CameraLink interface

图22

Fig.22

	Figure Option ViewDownloadNew Window
	图22 80、90、154 MHz的图像与报错计数的Chipscope时序图Fig.22 Chipscope timing diagram of 80, 90 and 154 MHz image and error count