PSO的工作原理为:首先初始化一群随机粒子(随机解),然后通过迭代找到最优解,在每一次迭代中,粒子通过跟踪两个“极值”来更新自己,第一个就是粒子本身所找到的最优解,即粒子历史最佳位置,这个解叫做个体极值,记作 P_j,另一个极值是整个种群目前找到的最优解,即群体历史最佳位置,这个极值是全局极值,记作 P_g。假设粒子的空间维数为 D,第 j个粒子位置表示为 D维向量 X_j=[ x_j,1, x_j,2,…, x_{j, D}];粒子移动速度表示为 V_j=[ v_j,1, v_j,2,…, v_{j, D}];粒子历史最佳位置表示为 P_j=[ p_j,1, p_j,2,…, p_{j, D}];群体历史最佳位置表示为 P_g=[ p_g,1, p_g,2,…, p_{g, D}]。则PSO的速度和位置更新公式如下:

式中: t为迭代次数; j=1,2,…, N, N代表种群大小; r₁和 r₂为[0,1]区间的随机数; c₁和 c₂为加速度权重系数; w为惯性权重。

MPC的一大优点就是能够显式处理时域约束,为了处理MPC的约束条件(8),本文在每次更新粒子位置后,判断新产生的粒子位置 是否满足约束条件,并根据以下原则进行约束处理。

原则1 如果更新后的粒子位置 和上一次的粒子位置 只有一个满足约束条件,则选择满足约束的粒子位置为新的粒子位置进入下一次迭代。

原则2 如果 和 两个都满足约束条件,则选取使适应度最小,即使QP问题的目标函数(7)最小的粒子位置为新的粒子位置进入下一次迭代。

原则3 如果 和 两个都违背约束条件,则选取违反约束条件较少的粒子位置为新的粒子位置进入下一次迭代。

根据MPC算法的原理可知,MPC每次在线优化求解时都会计算得到未来 m步的最优控制序列,即[ Δu( k|k),…, Δu( k|k+m-1)],并且只有第一步 Δu( k|k)作用于系统,因此,将剩余的 m-1步控制序列作为粒子群最优位置 P_g的初始值,即 P_g=[ Δu( k|k+1),…, Δu( k|k+m-1), Δu(0)],其中 Δu(0)为控制增量的初始值,这样可以大大提高PSO的求解效率。

PSO 算法实现流程如下:

Step1 初始化粒子群。令 t=0,随机初始化粒子群位置 X及粒子的个体最优位置 P_j,全局最优位置初始化为 P_g=[ Δu( k|k+1),…, Δu( k|k+m-1), Δu(0)]。

Step2 根据式(13)(14)更新粒子的速度和位置。

Step3 判断更新之后的粒子位置是否满足约束,如果满足约束,转步骤Step5;如果不满足则转步骤Step4。

Step4 按照约束处理策略确认更新之后的粒子位置。

Step5 根据适应度函数,即QP问题的目标函数(7),更新个体最优位置 P_j和全局最优位置 P_g。

Step6 如果到达最大迭代次数,则停止,输出最优解;否则转Step7。

Step7 令 t=t+1,转Step2。

粒子群的维数 D等于MPC的控制时域 m,粒子的适应度函数为MPC算法QP问题的目标函数(7),则基于PSO的MPC算法流程如下:

Step1 初始化MPC算法的相关参数矩阵 S_{x, c}、 S_{u, c}、 I_c、 S_{x, b}、 S_{u, b}、 I_b、 H和 C_u,并给定参考序列值 R( k+1)。

Step2 在 k时刻,获得状态测量值 x( k)和输出测量值 y_c( k),计算 G( k)和 b( k)。

Step3 利用PSO算法求解QP问题(7)和(8),获得最优控制序列 ΔU^*( k),则 ΔU^*( k)的第一个分量为系统最优控制增量,即 Δu( k) =Δu^*( k|k)。

Step4 将控制量 u( k) =u( k-1) +Δu( k)作用于系统。

Step5 令 k=k+1,转Step2。

MPC在优化过程中,需要在每个有限的采样时间内在线求解优化问题,得出最优控制序列,但优化问题的求解过程复杂,存在大量的矩阵运算,如在线更新 G( k)和 b( k)时,运算中涉及到的矩阵以及矩阵维数如下: S_{u, c}的维数为 n_cp×n_um, S_{x, c}的维数为 n_cp×n_xm, H的维数为 n_um×n_um等。如果增大MPC的控制时域 m及预测时域 p,则矩阵维数随之增加,算法的计算量就会大幅度增加。如果能够将这些矩阵运算并行化,将会大大提高在线计算速度。

PSO算法中主要包含三个嵌套的循环体:外层的循环体主要控制粒子群的每一代的进化,直至最大迭代次数,每个循环之间有先后关系,不能进行循环展开,因此考虑使用流水线进行加速;中间层的循环主要控制当代的粒子位置更新,直至最大粒子群数,各个粒子之间相互独立,但粒子群数一般较大,因此考虑使用局部循环展开或流水线进行加速;内层的循环主要控制单个粒子的更新,单个粒子的维数为控制时域长度 m,一般较小,而且是并行的,因此使用完全展开进行加速。

基于FPGA的MPC控制器设计流程如图1所示。首先在MATLAB中进行PSO-MPC的算法描述,并进行离线仿真验证;其次将算法的M语言描述转换成C/C++描述,并根据数据的范围设计定点数据模型;然后进行算法的循环展开、流水线的优化处理,并设置时序、微架构的约束,获得MPC控制的最优实现方案,利用Catapult C转换成HDL描述;对MPC的HDL描述进行功能仿真验证,功能验证通过后进行编译、综合、布局布线得到FPGA配置文件;最后进行控制器的板级验证,如果控制器不满足设计要求,则对定点模型、算法优化处理或布局布线设置进行修改,直至控制器设计满足要求,获得最优控制器。

图1

Fig.1

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	图1 基于FPGA的MPC控制器开发流程Fig.1 Design process of MPC based on FPGA

3.2.1 控制算法描述

先将PSO-MPC算法在MATLAB中进行算法的编写和描述,然后进行离线仿真验证。

3.2.2 随机数的设计

MATLAB验证通过后,需要将PSO-MPC算法的M语言描述转换成C/C++描述。PSO算法粒子群的初始位置是随机初始化的,在MATLAB中使用的是随机数生成函数rand(),但是硬件实现时,Catapult C不支持rand()函数,因此需要设计随机数的产生函数。本文采用线性同余法产生[0,1]区间的随机数,随机性来源于取模运算,其递推公式如下:

式中: I₀为初始种子; a为乘法器,满足 a≥0,且为整数; b为增值,满足 b≥0,且为整数; M为模数,满足 M≥ I₀, a, b;mod为取模运算。如果 b=0,称之为乘同余法,速度更快,也可产生长的随机序列。

3.2.3 定点数据模型的设计

为了提高算法的计算性能,减少资源消耗,本文应用定点数据模型代替浮点数据模型。根据Catapult C提供的定点数据模板,如表1所示,进行算法的定点数据模型设计。

表1

Table 1

表1(Table 1)

表1 Catapult C支持的定点数据类型 Table 1 Fixed-point data types provided by Catapult C 数据类型 描述 数据范围 ac_int, false> 无符号整型 0~2W-1 ac_int 有符号整型 -2W-1~2W-1-1 ac_fixed 无符号定 点小数 0~(1-2-W)2I ac_fixed 有符号定 点小数 (-0.5)2I~(0.5-2-W)2I

表1 Catapult C支持的定点数据类型 Table 1 Fixed-point data types provided by Catapult C

表1中, W代表数据的位宽, I代表整数位的位宽, true表示有符号数据, false表示无符号数据。通过算法分析,根据不同变量的变化范围,合理地设计其数据类型,通过精确的位宽控制可以在不影响精度的前提下减少资源的消耗,提高计算性能。例如随机数在[0,1]区间,整数位和符号位都是不必要的,只需要足够的小数位保证精度就可以了;串口接收到的数据都是16 bits的整数,小数位就是不必要的。

3.2.4 算法优化

Catapult C综合主要包括算法优化处理,ModelSim功能仿真验证和分析结果报告的生成。为了提高算法计算性能,算法的优化主要包括数据存储结构的选取,循环展开及流水线,加速库的使用等。

(1)数据存储结构的设计

数据的存储结构有多种,例如RAM存储,寄存器(Register)存储。如果多个数组变量使用一个RAM存储,不同变量之间存取时不能同时进行,数据存取速度慢,但是这种存储方式消耗的FPGA硬件资源少;如果每个数组变量使用单独的RAM存储,那么不同变量之间的存储就不受RAM的限制,数据存取速度较快,但是消耗的FPGA硬件资源较多;如果数据变量使用寄存器进行存储,数据的存取完全不受RAM的限制,数据存取速度最快,为并行性提供了有利条件,但同时消耗的硬件资源也最多。因此,为了获得最优计算性能,在硬件资源充足的情况下,本文选取了寄存器存储结构。

(2)循环展开及流水线

控制算法性能的优化很大一部分都依赖于对循环代码的处理。逻辑上没有数据依赖性、存储结构为寄存器的循环代码,可以选择完全展开或部分展开。循环代码完全展开,算法计算性能最优,但消耗的硬件资源最多;循环代码部分展开,算法计算性能较高,消耗的硬件资源也相对较少。计算性能和硬件资源消耗相互矛盾,需要进行尝试,折中取最优方案;另外对逻辑上具有依赖性的循环代码,可以进行流水线处理,加快算法计算速度。本文在线计算 G( k)时使用了流水线结构,PSO算法的内层循环完全展开,中间层循环采用了流水线结构。

(3)加速库的使用

通过使用Altera加速库可以使设计者能够迅速实施MPC算法,并且能够得到较好的效果和较低的面积。设计者只需通过在算法的源程序中添加包含加速库的头文件,就可以使用加速库中包含的各种函数实现MPC中的复杂运算。加速库内的函数在综合的时候直接映射到Altera的专用硬件资源上。加速库提供了一些常用的算法函数,如乘累加运算、乘加运算、开平方根运算、桶形移位寄存器等。

3.2.5 性能报告分析

将优化后的PSO-MPC的C/C++代码转换成Verilog HDL代码后,Catapult C会生成一个计算性能和资源占用的结果报告,包括电路所占用的面积,电路的延时(Latency)和吞吐量(Throughput),以及电路的时序余量(Slack)。根据这个报告,就可以查看控制器设计是否满足性能、资源以及时序要求,如果不满足,就需要修改C/C++代码或约束添加直到控制器设计满足要求为止。

3.2.6 ModelSim功能仿真验证

为保证生成的HDL代码功能的正确性,需要进行功能仿真验证。Catapult C支持C/C++语言描述测试激励,自动调用ModelSim对生成的PSO-MPC的Verilog HDL代码进行功能仿真,因此测试激励编写容易,而且可以复用,简化了功能验证。

3.2.7 板级验证

本文基于FPGA开发板和dSPACE实时仿真系统进行MPC控制器的板级验证,测试平台示意图如图2所示。由示意图可知,需要通过RS232串口实现FPGA开发板和dSPACE的数据通信,因此,还需要编写RS232通信接口的Verilog HDL代码,按照16 bits原码形式接收和发送数据,同时使用PLL IP核为整个电路提供精准时钟。最后将PSO-MPC算法的HDL代码和RS 232,PLL集成,进行编译综合、布局布线,得到FPGA配置文件并下载到开发板中进行板级验证。

图2

Fig.2

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	图2 基于FPGA和dSPACE的测试平台示意图Fig.2 Structure of platform based on FPGA and dSPACE

图3

Fig.3

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	图3 实时仿真平台实物图Fig.3 Physical photo of real-time platform

本文搭建的实时仿真实物平台如图3所示。平台主要由FPGA开发板、dSPACE实时仿真系统和两台PC机构成,其中FPGA开发板(DE3 Stratix III)完成控制器的硬件实现,运行MPC控制算法,dSPACE实时仿真系统则模拟被控对象,运行电子节气门数学模型,PC1运行FPGA的开发软件Quartus II,通过JTAG下载线与FPGA开发板相连,用来进行MPC控制器的开发和设计,PC2运行ControlDesk软件,通过PCI接口与dSPACE系统相连,对实验结果进行监控和测试。使用该平台可以对本文设计的基于FPGA的MPC控制器进行仿真、测试及验证。

为了得到MPC控制器的最优FPGA实现方案,本文对控制算法进行了不同的优化约束处理,不同FPGA优化方案下的MPC计算性能比较结果如表2所示。表2中延迟周期数和延迟时间表示PSO-MPC算法在线计算时间;硬件资源指的是控制器所需的硬件资源消耗,单位为查找表(Look up table,LUT);时序裕度正值代表生成电路满足时序要求,负值则不满足时序要求。

表2中对比了V1、V2和V3三种优化方案,V1是无优化的算法,V2是优化变量的存储结构,V3是进行算法循环展开和流水线优化方案。方案V1耗时2.76696 ms,占用6527个LUT;方案V2使用寄存器(Register)存储变量,数据可以并行存取,耗时1.10168 ms,硬件资源消耗38446个LUT,虽然硬件资源消耗相对较多,但V2计算性能相对于V1提高了1倍。方案3在方案2的基础上,对控制算法进一步优化,将PSO算法中的单个粒子更新进行完全展开,同时对种群循环和迭代循环进行流水线设计。方案V3耗时0.22772 ms,相对于方案V1计算性能提高10倍,相对于方案V2计算性能提高5倍。方案V3占用硬件资源39960个LUT,与方案V2相比多占用了1500个LUT,比方案V1资源消耗增加了5倍,虽然占用硬件资源最多,但是仍在FPGA芯片允许的硬件资源范围内。

由表2的3种方案计算性能比较可以得出,方案V3具有最优的计算性能,因此,本文选择方案V3进行MPC控制器的实现。

表2

Table 2

表2(Table 2)

表2 不同FPGA优化方案下的MPC计算性能的比较 Table 2 Comparison of computational performance of MPC under different optimization schemes on FPGA 性能参数 方案 V1 V2 V3 延迟周期数 138348 55084 11386 延迟时间/ms 2.76696 1.10168 0.22772 吞吐量周期数 138349 55085 11387 吞吐量时间/ms 2.76698 1.1017 0.22774 时序裕度 0.03 0.62 0.15 硬件资源/LUT 6527 38446 39960

表2 不同FPGA优化方案下的MPC计算性能的比较 Table 2 Comparison of computational performance of MPC under different optimization schemes on FPGA

表3对采用不同实现方案的MPC控制器的计算性能进行了简单比较,主要包括Visual Studio软件方案,文献[8]中的FPGA/SoPC方案和本文的FPGA硬件实现方案。其中Visual Studio中软件计算的PC配置为:英特尔Pentium(奔腾)G620@2.60 GHz双核处理器,内存为4 GB(金邦DDR3 1333 MHz)。

由于每种方案采用的优化算法、时钟频率、开发板型号等不一样,因此,表3是进行了大致的计算性能比较。由表3结果可知,本文基于FPGA全硬件方案实现的MPC控制器具有最优的计算性能。

由于软件实现MPC控制器时是用C语言编写的代码,C程序是顺序执行的,而本文实现方案中的硬件语言Verilog HDL是并行执行的,因此本文实现方案计算性能0.228 ms相对于软件实现方案9.599 ms提高了约40倍;文献[8]中的FPGA/SoPC方案采用的是嵌入式实现方案,并采用自定制指令提高在线计算速度,采用软硬件结合的方式实现控制器,C程序是串行,硬件语言Verilog HDL是并行执行,而本文实现方案都是采用硬件语言Verilog HDL代码,因此计算性能优于FPGA/SoPC方案,除此之外对偶算法求解过程复杂,计算步骤之间耦合性强,不利于程序的并行运行,而PSO算法的并行结构为硬件并行计算提供了有利条件,因此本文方案的计算性能0.228 ms是FPGA/SoPC方案计算性能0.342 ms的1.5倍。

基于以上对几种不同实现方法下的MPC计算性能的比较分析可知,本文基于FPGA全硬件方案实现的MPC控制器具有最优的计算性能。

表3

Table 3

表3(Table 3)

表3 不同实现方法下的MPC计算性能比较 Table 3 Comparison of computational performance of MPC under different implementation methods 实现方法 软件in visual studio FPGA/SoPC[ 8] 方案V3 优化算法 PSO 对偶算法 PSO 时钟频率/MHz - 150 50 控制时域 2 2 2 预测时域 20 20 20 Time/ms 9.599 0.342 0.228

表3 不同实现方法下的MPC计算性能比较 Table 3 Comparison of computational performance of MPC under different implementation methods

本实验将方案V3实现的MPC控制器在图3所示的基于FPGA和dSPACE的实时仿真平台上进行电子节气门跟踪控制实验。MPC控制器的控制量为电压,控制增量为电压变化量,通常控制驱动芯片对电压值和电压值的变化量都有一定的阈值要求,因此,控制量和控制增量的约束分别选取为-6 V< u( k)<6 V和-1 V<Δ u( k)<1 V。节气门开度期望值为1 rad的阶跃响应实验曲线如图4所示。

图4

Fig.4

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	图4 节气门开度期望值为1 rad的阶跃响应实验曲线Fig.4 System response to 1 rad step change in throttle angle set-point

由图4可以看出,控制量和控制增量都没有超出约束范围,满足约束条件;系统输出能够在50 ms内快速跟踪上期望值并稳定在期望值附近,系统无超调,满足了节气门的控制要求,因此,本文设计的基于FPGA硬件实现方案的MPC控制器具有很好的实时性能,并且能够很好地实现电子节气门的跟踪控制。